已知有快表的基本分页系统中，处理器访问一次内存的时间为t，访问一次快表的时间为v，则处理器访问一次逻辑地址所需时间，下列选项错误的是（ ）
A、可能为2t B、可能为t+v C、可能为2t+2v D、如果地址溢出，则处理器不访问内存和快表
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A为什么不可以啊，快表没命中，那不就得访问两次内存。（我是这样理解的）
A是不可能的，必须先访问一次快表，B是一次就成功，C是失败但是要往快表里面写入一次，所以是2t
【答案】A
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