考查 TLB、Cache 及 Page 之间的关系。TLB 即为快表，快表只是慢表（Page）的小小副本，因此 TLB 命中，必然 Page 也命中，而当 Page命中，TLB 则未必命中，故 D 不可能发生；而 Cache 的命中与否与 TLB、Page 的命中与否并无必然联系。

考查 CPU 内部寄存器的特性。 汇编程序员可以通过指定待执行指令的地址来设置 PC 的值，而 IR，MAR，MDR 是 CPU 的内部工作寄存器，对程序员不可见。

考查显示器相关概念。 刷新所需带宽 = 分辨率×色深×帧频 = 1600×1200×24b×85HZ = 3916.8Mbps，显存总带宽的 50%用来刷屏， 于是需要的显存总带宽为 3916.8/0.5 = 7833....

能够提高 RAID 可靠性的措施主要是对磁盘进行镜像处理和进行奇偶校验。

磁盘转速是 10000 转/分钟，平均转一转的时间是 6ms，因此平均查询扇区的时间是 3ms， 平均寻道时间是 6ms，读取 4 KB 扇区信息的时间为 0.2ms，信息延迟的时间为0.2ms， 总时间为 3+6+0.2+0.2=9.4ms。

根据 DRAM的结构和原理可知，在分时复用的情况下，芯片引脚个数取决于行地址线和列地址线中的较大值， 对于一个2K×1位的DRAM芯片，总共需要11条地址线，只有当一个取5，一个取6时可使管脚数最小， 而DRAM的刷新开销取决于行数，因此行地址线应该为5、列地址线为6，即行数2...

闪存是 EEPROM 的进一步发展，可读可写，用 MOS 管的浮栅上有无电荷来存储信息， 它依然是ROM 的一种，故写速度比读速度要慢不少（硬件常识）。 闪存是一种非易失性存储器，它采用随机访问方式。现在常见的 SSD 固态硬盘，即由 Flash 芯片组成。

地址映射采用 2 路组相联，则主存地址为 0~1、4~5、8~9 可映射到第 0 组 Cache 中， 主存地址为 2~3、6~7 可映射到第 1 组 Cache 中。

4M×8 位的芯片数据线应为 8 根，地址线应为 log24M=22 根，而 DRAM 采用地址复用技术，地址线是原来的 1/2，且地址信号分行、列两次传送。 地址线数为 22/2=11 根，所以地址引脚与数据引脚的总数为 11+8=19 根，选 A。

把指令 Cache 与数据 Cache 分离后，取指和取数分别到不同的 Cache 中寻找， 那么指令流水线中取指部分和取数部分就可以很好的避免冲突，即减少了指令流水线的冲突。

指令定长、对齐、仅Load/Store指令访存，以上三个都是RISC的特征。均能够有效的简化流水线的复杂度。

握手（应答）信号在通信总线上传输。

48条指令需要6位操作码字段，4种寻址方式需要2位寻址特征位，故寻址范围为0～255。 注意，主存地址不能为负数。

考查指令流水线的基本概念。 有三种相关可能引起指令流水线阻塞：1. 结构相关，又称资源相关；2. 数据相关；3. 控制相关，主要由转移指令引起。 数据旁路技术，其主要思想是不必待某条指令的执行结果送回到寄存器，再从寄存器中取出该结果，作为下一条指令的源操作数。 而是直接将执行结果送到其他...

指令译码器(ID)属于取指令阶段。

五阶段流水线可分为取指IF、译码/取数ID、执行EXC、存储器读MEM、写回WriteBack。 数字系统中，各个子系统通过数据总线连接形成的数据传送路径称为数据通路， 包括程序计数器、算术逻辑运算部件、通用寄存器组、取指部件等等，不包括控制部件，所以A项错误。故选A。

根据变址寻址的主要方法，变址寄存器的内容与形式地址的内容相加之后，得到操作数的实际地址， 根据实际地址访问内存，获取操作数 4000H。

操作控制字段采用字段直接编码法，将微命令字段分成若干个小字段，互斥类微命令可组合在同一字段。 根据微命令字段分段的原则：①互斥性微命令分在同一段内，相容性微命令分在不同段内； ②一般每个小段要留出一个状态，表示本字段不发出任何微命令。 5 个互斥类分别需要 3、2、4、3、3 共 15位。

计算机共有 32 条指令，各个指令对应的微程序平均为 4 条，则指令对应的微指令32*4=128 条， 而公共微指令还有 2 条，整个系统中微指令的条数一共为 128+2=130 条， 所以需要log(2)130=8 位才能寻址到 130 条微指令，...

II肯定错误，IV是通过增加功能部件实现的并行。 在理想情况下，I单周期CPU，指令周期=时钟周期； III基本流水线CPU，让每个时钟周期流出一条指令（执行完一条指令）。